关于#模块测试#的问题：无论改成module还是program都不行

测试积点老人

一直报错，无论改成module还是program都不行，一直编译错误

1.                                                 vlab4/factory_overide
   
2. 1ho                           日 module factory override;
   
3. 1h1        Regi...In                      import uvm pkg::*;
   
4. @mC...        mcd...                       include "uvm macros.svh"
   
5.        AsS...
   
6.                           ECLASS COML EXTEND UVMCOMPONENT:
   
7.       String IN  mcdf...                              uvm component utils(coml)
   
8.                             FUNCTION NEW(STRIN NAME ="COML" UVM COMPONENT PARENTNULL):
   
9.                             MPARENT):
   
10.                             Sdisplay(SSformAtf("*s is created"NAME)）:
    
11.                             endfunction
    
12.                     10        VIRTUAL fUNCTION VOID HELLO (STRING nAmE):
    
13.                     11         Sdisplay(Ssformatf("compl:: *s said hello"，name)）:
    
14.                    la         endfunction
    
15.                     13         CLASS COM2 EXTENDS COML:
    
16.                     14          uvm_ component utils(com2)
    
17.                     155
    
18.                               FUNCTION NEW(STRIN NAME-"COM2".UVM COMPONENT PARENT NULL):
    
19.                     17
    
20.                               WM.PARENT):
    
21.                                Sdisplay（gformatt（"#s is created".name)）;
    
22.                                endfunction
    
23.                               function void hello(string name):
    
24.                               edisplay(8formatt("com2:: *s said hello",name)）
    
25.                               endfunction
    
26.                     2        endclass
    
27.                             endmodule

复制代码

1. RSTN                     ih1        Regl...In                       import uvm pkg::*;
   
2. tl                     @MC.                               include "uvm macros.svh"
   
3. tests                     Cmc                                  Unsuccessful Compile
   
4. name                      mcdf
   
5.                            Vlog -work Work -VOPT -sV -stAts=NONE D:/software/questasim/examples/sylab4/fact
   
6.                            OrY_overide.sV
   
7.                            QUESTASIM-64 VLOG 10.6C COMPILER 2017.07 JUL 26 2017
   
8.                               COMPILING moDuLE factory_overriDE
   
9.                               IMPORTING PACKAGE MTIUVM.UVM PKG (UVM-L.1D BUILT-IN)
   
10.                             AX NOTE: (VLOG-2286) D:/SOfWARE/UESTASIM/EXAMPLES/SVLAB4/fACTORY OVERIDE.3V(3)
    
11.                            : USIN MPLIC D:-1/VERILOGRC/UM-L.1D/
    
12.                             SRC FROM IMPORT UVM PKG
    
13.                            ** ERROR: (VLOG-13069) D:/software/questasim/examples/svlab4/factory_overide.(
    
14.                            25): nEar "EndmOdulE": sytx error unexpected endmodule expecting function or
    
15.                             TASK OR*SSTEMVERILOGKEYWORD'PURE!".

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qqq911

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jingzizx

写的语法错误