编写序列检测器检测“111”，仿真得不到想要的输出

测试积点老人

本人使用quartusII编写111序列检测的模块，用modelsim进行仿真，得到了想要的激励，但是输出结果不对，输入存在连续的111的时候，输出还是为0，且一直为0，到底是哪里错了？
模块代码：

1. //序列检测器，检测111，采用Mealy型FSM
   
2. module seq_tec1(in, clk, rst, out);
   
3.     input in, clk, rst;
   
4.     output out;
   
5.     reg out;//输出必须有指定类型
   
6.    
   
7.     parameter [3:0] S0=4'b0001, S1=4'b0010,
   
8.                               S2=4'b0100, S3=4'b1000;   //状态编码，采用独热one hot码。
   
9.     //状态寄存器
   
10.     reg [3:0] S;           //S当前状态
    
11.     reg [3:0] Snext;   //Snext下一时刻状态
    
12.    
    
13.     //状态转移方程,根据状态转移表可写出状态转移关系
    
14.     always @(in or S)
    
15.     begin
    
16.        case(S)
    
17.        S0: Snext = (in==1'b1)? S1 : S0;
    
18.        S1: Snext = (in==1'b1)? S2 : S0;
    
19.        S2: Snext = (in==1'b1)? S3 : S0;
    
20.        S3: Snext = (in==1'b1)? S3 : S0;
    
21.        default: Snext = S0;
    
22.        endcase
    
23.     end
    
24.    
    
25.     //rst功能和clk功能
    
26.     always @(negedge rst or posedge clk)
    
27.     begin
    
28.        if(~rst)
    
29.           S <= S0;
    
30.        else
    
31.           S <= Snext;
    
32.     end
    
33.    
    
34.     //输出方程
    
35.     always @(negedge rst or posedge clk)
    
36.     begin
    
37.        if(~rst)    //按下复位键
    
38.           out <= 1'b0;
    
39.        else
    
40.           case(S)
    
41.              S0 , S1: out <= 1'b0;
    
42.              S2 , S3: out <= (in == 1'b1) ? 1'b1 : 1'b0;
    
43.              default: out <= 1'b0;
    
44.           endcase
    
45.     end
    
46.    
    
47.     endmodule

复制代码

tb代码：

1. `timescale 1 ps/ 1 ps
   
2. module seq_tec1_vlg_tst();
   
3. reg clk, rst;
   
4. wire in, out;
   
5. reg [23 : 0] data; //定义一个24位的寄存器用于存放待测数据码
   
6. 
   
7. parameter PERIOD = 20;
   
8. //==========模块例化====================//                           
   
9. seq_tec1 i1 (
   
10.     .clk(clk),
    
11.     .in(in),
    
12.     .out(out),
    
13.     .rst(rst)
    
14. );
    
15. //==========产生初始信号=================//   
    
16. initial                                                
    
17. begin                                       
    
18.     clk = 0;  rst = 0;
    
19.      #5 rst = 1;
    
20.      #20 rst = 0;
    
21.     data = 24'b0011_1111_1111_0000_1001_0100;
    
22.      //#(PERIOD * 100)  $stop; //执行100个时钟周期
    
23.     $display("Running testbench");   
    
24. end
    
25. //==========产生时钟信号================//      
    
26. always      #(PERIOD/2) clk = ~clk;         
    
27. //========循环移位产生输入数据============//      
    
28. always @(posedge clk)
    
29.     #5 data = {data[22 : 0], data[23]};  //循环左移
    
30.     assign in = data[23]; //将最高位输入到序列检测器中  
    
31. endmodule

复制代码

运行结果及

我想要达到的结果

通过quartusII自带的VWF仿真得到的：