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第82贴【2004-8-13】:新的可测试性机制体系结构

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发表于 2004-8-13 10:22:21 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
90年代中期推出的递阶集成BIT(HIBIT:hierarchical and integrated BIT)是一种新型的系统级可测试性设计策略,它又被称为第四代的测试性设计技术。所谓HIBIT设计是指所设计的可测试性机制具备同系统一样的递阶层次结构,即具备包括系统级、子系统级(LRU)、电路板级、多芯片模块级(MCM)和芯片级的层次结构,不同层次的可测试性机制之间通过测试总线相连,实质上,HIBIT技术是边界扫描技术的一种延伸,在HIBIT中,板级测试利用IEEE 1149.1边界扫描标准进行,而设备级、系统级的测试则通过IEEE 1149.5 MTM总线进行。
  采用分级递阶与集成可测试性机制便于进行“并行工程”的设计与开发,其主要优点是:便于测试性需求指标的分级分配;便于实现测试复用;便于实现并行分布式的测试进程,提高测试速度。实际上,HIBIT的最大特点就是引入了“并行过程”的设计思想,在HIBIT中采用了并行设计、可复用设计以及虚拟原型设计等并行工程设计方法,这是可测试性设计思想的一次飞跃。
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